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2017年9月15日

CadenceとTSMC、ウェーハレベルInFOパッケージング技術を開発

 Cadence Design Systems社は2017年9月13日、台湾Taiwan Semiconductor Manufacturing(TSMC)の先進ウエハーレベルInFO (Integrated Fan-Out) パッケージング技術向けの包括的な統合設計フローを完遂させる新しい機能を発表した。さらに、CadenceはTSMCのChip-on-Wafer-on-Substrate (CoWoS)先進パッケージング技術向けの拡張機能も発表した。今回完成したInFO フローと強化されたCoWoS 設計メソドロジーにより、設計チームは複数ダイにわたるプラニングから解析までの開発工程を効率よく感染することが可能となる。
 TSMC InFOフローを完全なものにするために強化されたCadenceツールには、Quantus QRC Extraction Solution、Physical Verification System (PVS)、Voltus Sigrity Package Analysis solution が含まれる。さらに、OrbitIO Interconnect Designer、System-in-Package (SiP) Layout、Sigrity XtractIM technology、Tempus Timing Signoff Solution、Sigrity PowerDC technology、Sigrity PowerSI 3D-EM Extraction Optionがフローに含まれる。

URL=https://www.cadence.com/content/cadence-www/global/en_US/home/company/newsroom/press-releases/pr/2017/cadence-delivers-design-and-analysis-flow-enhancements-for-tsmc-.html







 

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