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2017年6月5日

東芝、0.13μm世代のHBM耐量と負電圧耐性を両立した完全分離型Nチャネル-LDMOSを開発

 東芝は2017年6月1日、ストレージ&デバイスソリューション社が0.13μm世代のアナログパワー半導体向けに、従来トレードオフの関係にあった人体帯電モデル(HBM)耐量と負電圧耐性を両立した完全分離型NチャネルLDMOSの素子を開発した。
 近年、電気自動車やハイブリット自動車の普及を背景に、車載アナログICやパワーICの分野において、高い負電圧にも耐えられる完全分離型NチャネルLDMOSの開発が進んでおり、特に40Vを超えるような高い電圧にも対応する素子の需要が増している。一方、半導体製品に求められるHBM耐量と負電圧耐性はトレードオフの関係にあり、両指標を同時に高い値にするためには、素子サイズを大きくしなければならず、小型化や製造コストの抑制が課題であった。また、HBM耐量は、実際に素子を製造することなく数値を把握することが困難な指標であり、HBM耐量を推測できる代替の指標が求められていた。
 そこで同社は、素子のサイズを抑えながら、HBM耐量と負電圧耐性間のトレードオフを改善するため、デバイス特性のシミュレーションにて多様な指標を検証し、ドレイン直下の電界強度(EUD)が、HBM耐量に依存することを見出した。また、EUDを用いて、素子構造および半導体材料の濃度を調整して素子特性の最適化を実施し、HBM耐量および負電圧耐性を改善することに成功した。本指標を用いて25Vから96Vまでの完全分離型NチャネルLDMOSを開発している。
  HBM耐量改善の成果として、80V耐圧系では、HBM耐量の基準であるHBM±4kVを満たす完全分離型NチャネルLDMOSのサイズを最適化前に比較して46%縮小した。  同社は、2016年度に本技術を適用したBiCD-0.13G3プロセスの車載アナログ半導体を試作し、2018年から量産する予定。

URL=https://toshiba.semicon-storage.com/jp/company/news/news-topics/2017/06/corporate-20170601-1.html


toshiba

図 完全分離型NチャネルLDMOSの断面図





 

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