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2017年2月8日

ソニー、DRAMを積層した3層構造のスマートフォン向けCISを開発

 ソニーは2017年2月7日、DRAMを積層した3層構造の積層型CMOSイメージセンサ(CIS)を開発しました。これは、従来の裏面照射型画素部分と信号処理回路部分との2層構造の積層型CISに、さらにDRAM(1Gビット)を積層したもの。DRAMを積層することで、高速読み出しを実現し、動きの速い被写体の撮影時にも、フォーカルプレーン歪みを抑えた静止画や、フルHD(1920×1080画素)サイズで毎秒最大1000フレーム(従来比約8倍)のスーパースローモーション動画の撮影を可能にする。
 今回の開発品は、高速読み出しを実現するために、画素部分から読み出したアナログ映像信号をデジタル信号へ変換する回路を、従来の2段から4段構造に倍増するなどにより処理能力の向上を図った。また、イメージセンサから他のLSIへ信号を出力するインターフェースの規格には速度の制約があるが、今回の開発品ではDRAMを積層し、高速に読み出した信号を一旦DRAMに保存するため、規格に合わせた速度で出力することが可能となっている。その結果、1930万画素サイズの静止画1枚を120分の1秒(従来比で約4倍)で読み出すことができる高速撮影を実現した。
 今回の開発品は 有効画素数が2120万画素(5520×3840:2120万画素)、イメージサイズはDiagonal 7.73mm(Type 1/2.3)、ユニットセルサイズは1.22μm(H)×1.22μm(V)、フレームレート は静止画 30fpsで4:3 1930万画素/16:9 1710万画素、動画は60fpsで4K(3840×2160)、240fpsでフルHD/720pとなった。読み出し速度は、8.478msec(4:3 1930万画素)/6.962msec(16:9 1710万画素)、電源電圧は2.5V/1.8V/1.1V。

URL= http://www.sony.co.jp/SonyInfo/News/Press/201702/17-013/index.html


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新開発のDRAM積層の 3層積層型CMOSイメージセンサ

 

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DRAM積層の3層積層型CMOSイメージセンサーの断面構造





 

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