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2017年1月6日

AMD、次世代GPUアーキテクチャ「VEGA」を発表

 米Advanced Micro Devices(AMD)社は2017年1月5日、第4世代のGPUアーキテクチャ「VEGA」の概要を発表した。
 Vegaは2017年前半に市場投入が計画されている。VEGAでは、新たにスケーラビリティを持たせた新メモリアーキテクチャ「High Bandwidth Cache」の応用した広帯域メモリ技術「HHBM2(HIgh Bandwidth Memory 2)」を採用している。「High Bandwidth Cache」は、GPUのメモリ階層を、これまでのフレームバッファから、まったく新しい階層に作り替え、ストレージも管理。複雑なキャッシュ制御や整合性を採るというもの。HBM2は、Radeon Furyシリーズ(Fijiコア)で採用したHBMに比べ、ピン1本あたりのメモリ帯域を2倍とし、GDDR5に比べてスタックあたりの容量を8倍に増加するほか、メモリが基板に占める専有面積は50%以下に抑えると説明している。
 また、Vegaに搭載されるHigh-Bandwidth Cache Contorllerは、HBM2メモリだけでなく、不揮発性メモリやネットワークストレージ、そしてシステムメモリもキャッシュとして利用できるようにしている。これにより、512TBもの仮想アドレス空間を確保することができ、システム内のデータ移動を最小限に抑えることで、省電力化にも効果を発揮する。これにより、動的かつきめ細かいデータのやり取りが可能で、ひいてはシステム全体のデータ移動にかかるムダな電力消費も抑えることが可能になる。
 また、Vegaには新たにプログラマブルなジオメトリパイプラインを搭載し、ピーク時のスループット性能(クロックあたりのスループット)は、従来の2倍以上に達している。具体的には、これまで、バーテックスシェーダー(Vertex Shader)からジオメトリシェーダー(Geometory Shader)という流れで処理してきたジオメトリ処理の流れを、プリミティブシェーダー(Primitive Shader)に置き換え、1度だけデータにアクセスするだけで、2つのシェーダーの処理を包括的かつ効率的に行なえるようにする。これにより、GPU処理のロードバランスを向上させ、よりインテリジェントなワークグループ発行を可能にする。一括処理することで、効率化と負荷低減、命令発行効率化を図る。
 また、GPUコアなどを格納するCompute Engine(CU)にも手が加えられている。Vega Next-Generation Compute Unit(NCU)と名付けられた新しいCUでは、クロックあたり128の32ビット演算処理を行なえるだけでなく、16ビット演算では256、8ビット演算では512と、AI時代に有効とされる半精度、1/4精度演算の効率的な処理を可能にしているほか、倍精度(64ビット)演算についても、演算処理のタイプに応じてカスタマイズできるようにしている。また、新たに低データ精度のSIMD(Single Instruction, Multiple Data)演算が導入される。具体的には、2-wayの16-bit SIMD演算と、4-wayの8-bit SIMD演算が加わる。これは、低データ精度が求められるマシンラーニングアプリケーションに合わせた拡張となっている。
 VegaのNCUのもう1つの重要な特徴は、高クロック化だ。AMDはクロックを引き上げるためにパイプラインを変更したと見られる。パイプライン段数が2倍になると、原理的にはGPUコアの動作周波数を倍近くに引き上げることが可能になる。
URL=http://www.amd.com/en-us/press-releases/Pages/vega-amds-new-2017jan05.aspx








 

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