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2016年9月23日

CadenceとTSMC、モバイル、HPC向けに7nm FinFET設計を強化

 米Cadence Design Systems社と台湾Taiwan Semiconductor Manufacturing(TSMC)社は2016年9月22日、モバイルおよびHPC(高性能計算)プラットフォーム向け7nm FinFET設計の強化に関するTSMCとの協業について重要な成果を発表した。
 TSMCとの協業により、Cadenceのデジタル、サインオフ、およびカスタム/アナログツールが、TSMCの7nmプロセスの最新Design Rule Manual (DRM) およびSPICE認証を取得している。さらに、新しいプロセス・デザイン・キット (PDK) が利用可能になり、ユーザは最適なPPA(Power, Performance, Area)を実現できる。また、Cadenceは、7nmカスタム・デザイン・リファレンス・フローおよびライブラリ・キャラクタライゼーションフローの強化も完了した。
 TSMCおよびケイデンスは、7nmカスタム・デザイン・リファレンス・フロー(CDRF)を提供することにより、先端プロセスノードにおけるカスタム/ミックスシグナル設計の要求にも対応している。CDRFは、生産性の改善、設計の予見性やデザイン・クロージャーを向上するための電気的解析、さらにシリコン品質を向上させる高度な手法と機能を採用している。CDRFは、ミックスシグナル機能検証、歩留まり最適化および信頼性解析、密度の傾斜効果(DGE)を回避する。
  FinFET配列の構築、LDEアウェアな解析、マスクカラーを考慮した電気的解析など、複数のモジュールで構成されている。
 これらの設計ツールの機能向上により、Cadenceは、高速SerDesおよび低レイテンシーDDR IPコアをいち早く先行顧客に提供することができた。テストチップのテープアウトは今年の第4四半期になる見込みである。

URL=https://www.cadence.com/content/cadence-www/global/en_US/home/company/newsroom/press-releases/pr/2016/cadence-and-tsmc-advance-7nm-finfet-designs-for-mobile-and-hpc-p.html








 

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