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2016年9月23日

Cadence、TSMCのInFOパッケージ向け統合設計ソリューションを開発

 米Cadence Design Systems社と2016年9月21日、同月初めに発表された台湾Taiwan Semiconductor Manufaturing(TSMC)社との協業に基づき、TSMC のウェーハレベルの最先端InFO (Integrated Fan-Out) パッケージング技術向けの統合システム設計ソリューションが利用可能になったことを発表した。
 Cadenceは、InFO技術を使用するデザインのマルチチップ同時最適化を実現可能とする、インプリメンテーション、サインオフ、Cadenceソリューションには次の機能が含まれる。
(1)Cadence System-in-Package (SiP): システムの完全なレイアウトの生成、In-Design DRC(デザイン・ルール・チェッキング)の実現、IC レベルのフィジカルサインオフをサポートする拡張機能を持つInFO 向け設計、レイアウトプラットフォームを提供
(2)チップおよびパッケージレベルにおける複数の抽出ソリューション: InFO アプリケーションの性能を検証できるように最適化されたQuantus? QRC Extraction Solution、 AllegroR-Sigrity、Package Assessment およびExtraction Optionを提供する。
(3)複数IC サインオフソリューション: Tempus Timing Signoff Solution によりクロス・ダイ/クロスInFO タイミングチェック、Voltus-Sigrity Package Analysis によりマルチダイのエレクトロマイグレーションIR drop (EMIR) 同時解析、ケイデンスのPhysical Verification System (PVS) によりDRC およびLVS チェックをInFO システムおよび複数ダイで実現可能にしている。
(4)Sigrity IC パッケージ解析および3D モデリング: レイヤーベースの熱・電磁干渉(EMI)解析、静的・動的IR 解析、熱を考慮したEM マルチダイInFO システムを実現。

URL=https://www.cadence.com/content/cadence-www/global/en_US/home/company/newsroom/press-releases/pr/2016/cadence-delivers-integrated-system-design-solution--for-tsmc-inf.html








 

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